Hallo,
Ich habe folgende Aufgabe:
Das Schaltwerk erkennt eine bestimmte Eingangsfolge an zwei Eingangsbits E1 und E0, die drei Taktintervalle lang ist. Diese Eingangsfolge beginnt damit, dass beide Eingänge „1“ sind. Im anschließenden Taktintervall wechselt der Eingang E0 auf „0“. Das Signal E1 muss dabei „1“ bleiben.
Im letzten Taktintervall müssen beide Eingänge „0“ sein. Tritt diese Eingangsfolge auf, dann wird der Ausgang A im darauf folgenden Taktintervall „0“ (A ist sonst immer „1“). Das Bild zeigt eine mögliche derartige Signalfolge:
und will daher fragen, ob mein Zustandsgraph diese Aufgabe korrekt abbildet:
EDIT
Noch zur Ergänzung als Nebenbedingung:
Mehrere zu erkennende Eingangsfolgen (jeweils drei Taktintervalle lang) können unmittelbar hintereinander vorkommen (dann soll auch der Ausgang A mehrmals „0“ werden), dürfen sich aber nicht überlappen.
*** Edit ***
Hat sich aufgelöst: Der Zustandsgraph ist korrekt.